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cartucho_flash [08/02/2017 21:21] (actual)
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 A partir del diseño anterior, he intentado implementar el funcionamiento del MBC5 en lógica programable. Para ello he elegido un CPLD XC9500 de Xilinx, exactamente el XC9536, compatible con I/O de 5V para simplificar el interfaz con la GB. A partir del diseño anterior, he intentado implementar el funcionamiento del MBC5 en lógica programable. Para ello he elegido un CPLD XC9500 de Xilinx, exactamente el XC9536, compatible con I/O de 5V para simplificar el interfaz con la GB.
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 El diseño es funcional en parte, funcionando perfectamente en la GBC, pero con problemas de timing en la DMG y Pocket. Después de revisar el diseño, creo que el problema puede venir de no usar los pines de clock del CPLD para las señales críticas y en su lugar usar pines I/O normales, cuyasnseñales pueden distribuirse asimétricamente por el CPLD. Además habría que añadir más filtrado en los pines de alimentación,​ etc. El diseño es funcional en parte, funcionando perfectamente en la GBC, pero con problemas de timing en la DMG y Pocket. Después de revisar el diseño, creo que el problema puede venir de no usar los pines de clock del CPLD para las señales críticas y en su lugar usar pines I/O normales, cuyasnseñales pueden distribuirse asimétricamente por el CPLD. Además habría que añadir más filtrado en los pines de alimentación,​ etc.
cartucho_flash.txt · Última modificación: 08/02/2017 21:21 (editor externo)